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SEP3203處理器與FPGA數據通信接口設計

更新日期:2008-01-14  作者:  來源:光學精密機械網(ChinaOptic.Com.Cn)收集整理

來源:單片機嵌入式系統應用  作者:東南大學 張艷麗 劉新寧 錢文明


摘要 SEP3203是東南大學自主研發的基于ARM7TDMI的一款微處理器。系統在該處理器的控制下通過FPGA實現對信號的A/D采樣和采樣后的數據存儲。采樣數據經過FPGA的算法處理后,SEP3203處理器通過DMA方式將運算結果存儲到片外SDRAM,SEP3203與FPGA的數據通信遵循SRAM時序。通過兩組FIFO存儲A/D數據,系統實現了信號的不間斷采集和信號處理的流水線操作。
關鍵詞 SEP3203處理器 FPGA FIFO接口設計


SEP3203處理器是由東南大學國家專用集成電路系統工程技術研究中心設計的16/32位RISC微控制器,面向低成本手持設備和其他通用嵌入式設備。該處理器內嵌ARM7TDMI處理器內核,為用戶提供了面向移動終端應用的豐富外設、低功耗管理和低成本的外存配置,整個芯片可以運行在75 MHz。數據通信系統使用的主要功能模塊如下:20 KB片上零等待靜態存儲器(eSRAM);外部存儲器接口控制器(EMI);中斷控制器(INTC);DMA控制器(DMAC)。
系統中使用的FPGA為Altera公司的Cyclone系列中的EPlC6Q240C8,擁有豐富的I/O資源和邏輯資源,外部接口遵循SRAM時序。它主要負責提供信號的A/D采樣頻率,并將A/D轉換后的數據存儲到一組FIFO中,待FIFO的FF(Full Flag)端u有效后,將FIFO中的數據讀回,同時使能另一組FTFO的寫時序,實現了信號不間斷的采樣和存儲。
FPGA將一組數據處理完畢后,以中斷的方式通知SEP3203,處理器以DMA方式將運算后的結果存儲到片外的SDRAM中。由于數據寫滿FIFO的時間大于FPGA處理數據的時間,所以整個系統實現了流水線操作。



1 系統的總體設計
系統硬件主要由信號采集模塊、FIFO、FPGA和SEP3203處理器組成。信號采集模塊主要包括信號接收器和A/D轉換模塊。接收到的信號首先要通過NE5534進行放大,NE5534采用士5V供電。圖1為系統總體框圖。



系統中的A/D轉換芯片使用了ADI公司的ADl672,它采用4級流水線結構,在3 Msps采樣速度下精度為12位。FIFO選用了IDT公司的IDT7202。它具有輸入和輸出兩套數據線,獨立的讀/寫地址指針在讀/寫脈沖的控制下順序地從雙口FIFO讀/寫數據,讀/寫地址指針均從第一個存儲單元開始,直到最后一個存儲單元,然后又回到第一個存儲單元。為了支持9位數據寬度的存儲,系統采用了2片IDT7202將數據寬度擴展為16位,共使用了4片IDT7202實現了FIFO的協同工作。在系統工作時,IDT7202內部的仲裁電路通過對讀指針和寫指針的比較,相應給出FIFO的空(EF)和滿(FF)狀態指示;FPGA可以根據所獲得的FIFO狀態標志控制FIFO的讀/寫時序,實現對FIFO的讀/寫操作。
Cyclonc系列的FPGA支持多種I/O電平標準,包括3.3 V、2.5 V和l.8 V的LVTTL和LVCMOS電平。SEP3203處理器的I/O電平為3.3 V,與工作在3.3 V的FPGA電平兼容,可以直接相連。由于FIFO必須是5 V供電,所以FPGA將數據從FIFO讀入內部存儲器時,需要經過一個電平轉換芯片。系統選用了IDT公司的IDT74LVCl6245,它支持8/16位數據的雙向傳輸。



2 SEP3203與FPGA的接口電路設計
2.1 硬件設計
系統中的FPGA輸入時鐘由外部晶振提供,為20MHz。FPGA的復位信號通過SEP3203的I/O口實現。本系統有2個觸發信號:硬件觸發信號和軟件觸發信號。硬件觸發信號低電平有效,軟件觸發信號高電平有效。首先,SEP3203處理器產生復位信號復位FPGA內部的邏輯電路;當FPGA檢測到任何一個有效觸發信號后,會按照SEP3203處理器配置的分頻因子,將in_clk分頻后輸出div_clk給A/D采樣電路。硬件實現框圖如圖2所示。



A/D采樣數據在采樣時鐘有效后短時間內可能會是無效的,所以SEP3203耍配置一定的延時值給FPGA。當延時滿足后,FPGA才將FIFO的寫時序輸出到IDT7202的寫端口。確保采集到的數據為有效數據。
圖3是SEP3203處理器輸入到FPGA內部的控制信號的仿真波形罔。in_rst_n_a是復位信號,in_we_n和in_cs_n是SEP3203的寫信號和片選信號。系統中FPGA接到了處理器的CSB片選上,該片選的地址映射默認為0x24000000~0x27FFFFFF,in_addr是地址線,in_data為輸入數據。這里將延時設為2,分頻因子設為10,之后通過往地址0x24000804寫l,用軟件使能系統。in_trig為硬件觸發信號。



2.2 軟件設計



一旦軟件使能系統,FPGA就會輸出div_clk給A/D采樣電路。div_clk可以通過軟件靈活配置,這里Div_clk為1MHz。


3 FPGA與FIFO的數據通信接口設計
在FPGA與FIFO數據通信接口設計中,FPGA主要輸出控制時序到IDT7202的復位、寫和讀端口,實現A/D轉換數據到FIFO的存儲,并將數據從FIFO讀入FPGA的內部存儲器。 一旦延時滿足,FPGA就輸出寫時序給FIFO的寫端口(nW),同時檢測FIFO的nFF(Full Flag)信號。若該信號為低,則說明FIFO已經寫滿1024個半字(16位)。此時,FPGA輸出讀時序給該組FIFO,同時輸出寫時序給另一組FIFO,以不間斷地存儲A/D采樣數據。
這部分電路在硬件實現上比較簡單,IDT7202的輸出數據通過電平轉換芯片IDT74LVCl6245輸出給FPGA,FPGA輸出控制時序到FIFO。由于FPGA輸出邏輯“l”時的最低電壓Voh為2.4 V,輸出邏輯“O”時的最高電壓Vo1為0.4 V,而IDT7202輸入邏輯“1”時的最低電壓為2.2 V,輸入邏輯“O”時的最高電壓為O.8V,所以FPGA到FIFO的控制時序無須進行電平轉換,控制端口可以直接相連。
系統中FPGA輸出完爭符合FIFO讀寫時序的脈沖,控制FIFO的讀寫操作。圖4是仿真波形圖。



IDT7202的異步讀寫操作時序如圖5所示。



表l是IDT7202異步讀寫操作時序的參數及說明。



當FPGA檢測到in_ff_n_l為低時,fifn_ff_pulse就產生一個50 ns的高脈沖;檢測到該脈沖后,out_wr_n_1持續高電平,out_rd_n_1輸出有效讀時序;同時out_wr_n_1輸出有效寫時序。寫時序以1 MHz的頻率輸出持續100ns低電平的脈沖;讀時序低電平持續100 ns,高電平持續50ns。FPGA根據out_FPGA_rd信號來采集FIFO輸出的數據。


4 SEP3203與FPGA的數據通信接口設計
數據經FPGA做算法處理后,由SEl33203處理器將結果存儲到片外SDRAM中,SDRAM使用的是Winbond公司的W981216BH。硬件實現框圖如圖6所示。



SEP3203對FPGA的訪問遵循SRAM時序,圖7為SEP3203讀數據時的信號仿真波形圖。



通過DMA方式傳輸數據時,in_cs_n和in_rd_n信號一直為低,所以只有通過in_addt信號來控制FPGA的內部存儲器地址。處理后的A/D數據擴展為32位。
SEP3203處理器默認的AHB總線寬度是32位。當使用DMA傳輸時,源和目的數據可以是不同的寬度,可以等于或小于總線的物理寬度。DMAC會對數據進行適當的打包和解包,以滿足AHB總線寬度。由于FPGA與SEP3202處理器之間只有16位數據總線,所以設計中源地址數據寬度設為16位,目的地址數據寬度設為32位。程序如下:



5 性能分析
為了實現系統的流水線操作,使用了EPlC6Q240C8中的PLL模塊。FPGA的外部晶振頻率為20 MHz,PLL提供70 MHz的時鐘,主要用于A/D數據的處理和結果輸出。采集1 024個16位數據的時間為(1/div_clk)×l 024,數據從FIFO讀入到結果輸出的時間為580μs左右,所以當用l.7 MHz以下的頻率采樣A/D數據時,系統工作正常。若需要更高的A/D采樣頻率,則可通過優化數據處理過程來實現。
另外,為了提高軟件的執行速度,將代碼放在SEP3203處理器的eSRAM中執行。它是片上SRAM,實現了單周期數據讀/寫,可以提供比外存高得多的性能(O.89 MIPS/MHz),極大地縮短了軟件執行時間,提高了系統性能。


6 總 結
本文給出了SEP3203處理器的FPGA數據通信接口設計,限于篇幅,具體的硬件電路和軟件源代碼未能詳細列出。目前,該系統已在東南大學ASIC中心GE02實驗板上調試通過,可以正常工作。

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